Redigerer VHDL (avsnitt)

==Teller-eksempel==

Det følgende eksempelet er en teller som teller opp med asynkron «reset», parallell last og konfigurerbar bredde. Det demonstrerer bruken av typen «unsigned» og VHDL ''generics''. ''Generics'' er veldig likt argumenter eller maler i andre tradisjonelle programmeringsspråk som C eller C++.

<syntaxhighlight lang="VHDL">
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;    -- for the unsigned type

entity counter_example is
generic ( WIDTH : integer := 32);
port (
  CLK, RESET, LOAD : in std_logic;
  DATA : in  unsigned(WIDTH-1 downto 0);  
  Q    : out unsigned(WIDTH-1 downto 0));
end entity counter_example;

architecture counter_example_a of counter_example is
signal cnt : unsigned(WIDTH-1 downto 0);
begin
  process(RESET, CLK)
  begin
    if RESET = '1' then
      cnt <= (others => '0');
    elsif rising_edge(CLK) then
      if LOAD = '1' then
        cnt <= DATA;
      else
        cnt <= cnt + 1;
      end if;
    end if;
  end process;

  Q <= cnt;

end architecture counter_example_a;
</syntaxhighlight>

Selv om det ikke er anbefalt i nye design, kan <code>std_logic_vector</code> brukes i stedet for <code>unsigned</code>.

Mer komplekse tellere kan legge til if/then/else-setninger innenfor <code>rising_edge(CLK) elsif</code> for å legge til andre funksjoner som for eksempel «Enable», stopping eller nullstilling ved en gitt tellerverdi, generering av diverse utgangssignaler, etc. Man må passe på rekkefølgen på slike kontroll-setninger, slik at prioritetene blir korrekte og at man bruker et minimum av logiske nivåer.