Redigerer VHDL (avsnitt)

==MUX-maler==
[[Multipleksing|Multiplekseren]], eller «MUX» som den vanligvis kalles, er en enkel konstruksjon som er veldig vanlig i maskinvaredesign. Eksempelet under demonstrerer en enkel to-til-en MUX med inngang <code>A</code> og <code>B</code>, velger <code>S</code> og utgang <code>X</code>:

<syntaxhighlight lang="VHDL"> 
-- template 1:
X <= A when S = '1' else B;

-- template 2:
with S select X <= A when '1' else B;

-- template 3:
process(A,B,S)
begin
  case S is
    when '1'    => X <= A;
    when others => X <= B;
  end case;
end process;

-- template 4:
process(A,B,S)
begin
  if S = '1' then
    X <= A;
  else
    X <= B;
  end if;
end process;

-- template 5 – 4:1 MUX, where S is a 2-bit std_logic_vector :
process(A,B,C,D,S)
begin
  case S is
    when "00"   => X <= A;
    when "01"   => X <= B;
    when "10"   => X <= C;
    when others => X <= D; 
  end case;
end process;
</syntaxhighlight>

De tre siste malene benytter seg av det VHDL kaller «sekvensiell» kode. De sekvensielle seksjonene er alltid plassert inni en ''process'' og har en litt annerledes syntaks som kanskje minner litt om tradisjonell programmering.