Redigerer VHDL (avsnitt)

==Syntetiserbare konstruksjoner og VHDL-maler==
VHDL er ofte brukt av to ulike grunner: simulering av elektronisk design og syntese av slike. Syntese er en prosess hvor VHDL blir kompilert og koblet sammen i en implementasjonsteknologi som en FPGA eller en ASIC. Mange FPGA-produsenter har gratis eller billige syntetiseringsverktøy til bruk med deres brikker, mens ASIC-verktøy ofte er veldig kostbare.

Ikke alle konstruksjoner i VHDL er egnede for syntese. De fleste konstruksjoner som bruker tidtaking, slik som <code>wait for 10 ns;</code>, er for eksempel ikke syntetiserbare, selv om de er lovlige under simulering. Selv om forskjellige synteseverktøy har forskjellige muligheter, eksisterer det en felles ''syntetiserbar delmengde'' av VHDL som definerer hvilke språk-konstruksjoner og -idiomer som kobles sammen til vanlig maskinvare for mange synteseverktøy. [[IEEE 1076.6]] definerer en delmengde av språket som er sett på som den offisielle syntetiserbare delmengden. Det er som regel sett på som «god praksis» å skrive idiomatisk kode for syntese, da resultatet kan være feil eller ikke helt optimalt hvis man bruker ikke-standard konstruksjoner.

Noen kodeeksempler som kobles til multipleksere i maskinvare i vanlige verktøy: