Redigerer VHDL (avsnitt)

==Kodeeksempler==
I VHDL består et design av minimum en ''entity'' som beskriver grensesnittet og en ''architecture'' som inneholder den faktiske implementasjonen. I tillegg importerer de fleste design biblioteksmoduler. Noen design består også av flere arkitekturer og konfigurasjoner.

En enkel [[Logisk port|OG-port]] i VHDL:

<syntaxhighlight lang="VHDL">
-- (this is a VHDL comment)

-- import std_logic from the IEEE library
library IEEE;
use IEEE.std_logic_1164.all;

-- this is the entity
entity ANDGATE is
   port ( 
         IN1 : in std_logic;
         IN2 : in std_logic;
         OUT1: out std_logic);
end ANDGATE;

architecture RTL of ANDGATE is
begin

  OUT1 <= IN1 and IN2;

end RTL;
</syntaxhighlight>

Selv om eksempelet ovenfor kanskje virker vidløftig for HDL-noviser, må man huske på at mange deler er enten valgfrie eller trengs kun å skrives én gang. Vanligvis er enkle funksjoner som dette en del av en større oppførselsmodul, og ikke en separat modul. I tillegg kan bruken av typen <code>std_logic</code> ved første øyekast virke overdrevet. Man kunne uten problemer ha brukt den innebygde typen <code>bit</code> og dermed sluppet å importere biblioteket i begynnelsen. Men ved å bruke denne 9-verdilogikken (U,X,0,1,Z,W,H,L,-) i stedet for enkle bits (0,1) får brukeren et meget kraftig simulerings- og feilsøkingsverktøy som for øyeblikket ikke eksisterer i andre maskinvarebeskrivende språk (HDL).

I eksempelet som følger vil man se at VHDL-kode kan skrives veldig kompakt. Men erfarne designere unngår vanligvis disse kompakte formene og bruker heller mer ordrike kodestiler til fordel for lesbarhet og vedlikeholdsevne. En annen fordel med den mer ordrike formen er at det krever mindre ressurser når man programmerer til en CPLD{{Trenger referanse|date=November 2009}}.