Redigerer VHDL (avsnitt)

==Komme i gang==
Selv om erfaring innen datamaskin-programmering (som [[C (programmeringsspråk)|C]] eller [[C++]]) er hjelpsomt, er det ikke nødvendig. Gratis VHDL-simulatorer er lett tilgjengelige, og selv om disse har begrenset funksjonalitet sammenlignet med kommersielle VHDL-simulatorer, er de mer enn gode nok for bruk på privat basis. Hvis brukeren har som mål å lære RTL-programmering (design av maskinvare i VHDL i motsetning til å kun dokumentere eller simulere maskinvare) trengs det også en syntese/design-pakke.

I likhet med VHDL-simulatorer er også gratis FPGA-synteseverktøy lett tilgjengelige, og er mer enn gode nok for bruk på privat basis. Tilbakemelding fra synteseverktøyet gir brukeren en følelse av forskjellene ved ulike kodestiler. Et visningsprogram viser skjemaet/portene etter syntetisering. Mange FPGA-designpakker tilbyr alternative måter å lese designet på, slik som blokkdiagram (skjema) og tilstandsdiagram. Disse tilbyr en nyttig mal for å kode gitte repeterende strukturer, eller komplekse tilstandsdiagrammer. I tillegg er de vedlagte veiledningene og eksemplene verdifulle hjelpemidler.

Nesten alle FPGA-design og -simuleringsverktøy støtter både VHDL og [[Verilog]], et annet maskinvarebeskrivende språk.