Redigerer VHDL (avsnitt)

==Konstruksjoner kun for simulering==

En stor delmengde av VHDL kan ikke bli oversatt til maskinvare. Denne delmengden kalles for den ikke-syntetiserbare mengden, og kan bare brukes for prototyping, simulering og feilsøking. Den følgende koden vil for eksempel generere en klokke med en frekvens på 50MHz. Den kan for eksempel bli brukt til å drive en klokkeinngang i et design under simulering. Den er imidlertid en konstruksjon kun for simulering, og kan ikke implementeres i maskinvare.

<syntaxhighlight lang="VHDL">
process
begin
  CLK <= '1'; wait for 10 ns;
  CLK <= '0'; wait for 10 ns;
end process;
</syntaxhighlight>

De ikke-syntetiserbare konstruksjonene kan brukes til å lage komplekse bølgediagrammer på veldig kort tid. Slike bølgediagrammer kan for eksempel brukes som testvektorer for et kompleks design eller som en prototyp av syntetiserbar logikk som vil bli implementert i fremtiden.

<syntaxhighlight lang="VHDL">
process
begin
  wait until START = '1'; -- wait until START is high
  
  for i in 1 to 10 loop -- then wait for a few clock periods...
    wait until rising_edge(CLK);
  end loop;

  for i in 1 to 10 loop 	-- write numbers 1 to 10 to DATA, 1 every cycle
    DATA <= to_unsigned(i, 8);
    wait until rising_edge(CLK);
  end loop;

  -- wait until the output changes
  wait on RESULT;
  
  -- now raise ACK for clock period
  ACK <= '1';
  wait until rising_edge(CLK);
  ACK <= '0';
  

  -- and so on...
end process;
</syntaxhighlight>